服务热线： 半导体设备发展的新趋势与前景分析
来源：行业动态 发布时间：2024-06-13 00:17:07 浏览量：1从技术发展的新趋势来看，集成电路的物理极限特别大程度上受到科学技术的影响，随着半导体设备、材料、设计、制造等方面的进步，集成电路的理论“极限”一直在被不断突破（20年前认为100nm已经是极限），目前的极紫外光+多重图形工艺已能将制程推进至个位纳米级，且芯片制造仍存在立体化、集成化的空间；另一方面，全球龙头晶圆厂商大举扩产，也说明制程进步的边际效用递减效应还不明显，所以，未来3-5年摩尔定律仍将统治半导体产业，根据台积电和三星电子的公告，预计到2026年，2nm制程能轻松实现量产。为了适配7nm以下更先进制程的需求，先进半导体设备的发展的新趋势将是进一步精细化、复杂化，甚至不惜牺牲一定的生产效率。
从市场前景来看，市场规模=订单数量*产品价格=（（替代老旧设备需求量+新增成熟制程半导体制造投资需求量+新增先进制程半导体制造投资需求量）*每单位制造所需设备数量）*（产品技术价值+其他价值）。半导体制造80%的产品仍然是集成电路，随着下业蒸蒸日上，芯片需求一直增长，尤其是所需工艺复杂繁多的先进制程芯片，同样的产量，需要更加多道工艺，也就需要更多的设备；同时，工艺程序数量增多导致良率更重要，设备性能和精密度要求更高，单价也更高。以上三种因素形成乘数效应，预计半导体设备将在未来3-5年快速地增长。乐观估计，到2026年，全球半导体设备市场规模将达到1500-1800亿美元左右。
广义上的半导体设备包括半导体材料制造设备、半导体加工设施（狭义上的半导体设备）与半导体封测设备三部分，分别服务于半导体制造产业链中的原料制造、晶圆加工和封装测试三大环节。
半导体产业所需材料最重要的包含硅片、光刻胶、靶材、抛光液抛光垫和电子特气等。除了硅片以外，大部分材料都属于一般性化工产品，不需要特殊的专门适配半导体产业的设备，相关行业的龙头都是传统化工巨头，半导体产业属性并不浓厚，一般也不会被纳入半导体设备的研究范围中。硅片的制作的完整过程最重要的包含精炼提纯、拉晶、切片、抛光等步骤，硅原料会先被高温化学反应熔炼提纯，之后在高温液体状态下被拉铸成单晶硅锭，硅锭再被切割为硅片，经过打磨抛光等之后就可以送至晶圆厂来加工。相关设备和技术都是针对硅即其他半导体材料特性设计，技术上的含金量相对而言不算很高，但近年来随着下游制造的精密度增加，对于材料的纯度要求也在提高。
半导体加工是半导体制造中的最主要环节。硅片和其他材料送至晶圆厂以后，前后要经历数千道工序才能完成加工。加工流程包括：1.氧化：硅片需要被加热处理，在表明产生氧化膜，由此产生合适的物理化学特性；2.光刻：将光刻胶涂抹至硅片表面，再通过透镜显影，将掩模版上图形等比缩小后照射在光刻胶上，被照射到的光刻胶的物理化学性质会被改变；3.刻蚀：定向清除部分光刻胶之后，就可以对露出的部分进行等离子轰击，从而在基底上刻下需要的线.薄膜沉积：将金属材料和介电质材料沉积在硅片表明产生薄膜，之后再通过刻蚀完成电路和导线.离子注入：通过等离子体轰击向硅晶格中注入所需离子，达成所需物理特性；6.退火：离子注入有可能破坏晶格，造成芯片缺芯，需要高温退火，使得晶格结构得以恢复；7.清洗：大部分步骤都会造成一定的杂质残留，需要及时清理洗涤干净，才能进入下一步骤；8.量测：每一步骤的处理都需要硅片已经满足一定的性质和条件，这就要求必须精准测量硅片在生产的全部过程中的各项参数，并及时检测出缺陷。晶圆工艺流程技术难度大、良率要求高，对高精尖设备的需求很大，核心设备包括光刻机、刻蚀机、薄膜沉积设备、清理洗涤设施、热处理设备、量测设备、离子注入设备等，这些又被称作前道设备。其中部分设备的技术内容有一定的重叠，如刻蚀和薄膜沉积可以视为逆过程，因此细分行业的龙头是相同的。
半导体在晶圆厂被产出之后，就会被送至封测厂进行封装测试，完成封测后的产品才能作为完成产品，通过客户认证并出售。随着封装技术的进步，封装过程不仅仅可以提供保护和满足外观需求，还能通过系统性封装等方式，减小芯片面积。但封装所需的设备没什么针对半导体特性设计的特别之处，一般被归类为普通机械设备，而非半导体设备。测试设备主要用来测试产品的最终性能，往往要与设计厂商长期合作，根据其特定的需求提供测试设备，主要有测试机、探针台等。封装测试设备又可以称为后道设备。
本文以下将主要聚焦于狭义的半导体设备，即半导体前道加工设施技术趋势和发展前途。总的来说，先进制程下，线程更精密、步骤更繁杂、技术难度更高。半导体设备将会促进走向精细化、精确化、复杂化，不惜牺牲一定的效率，保证自身的精密性以满足精细制程；保证良品率以适应繁杂步骤；保证先进制程生产能力以实现用户要求。与此同时，先进制程带来了下游产业的新一轮繁荣，带动全产业高质量发展；繁杂步骤迫使厂商为每条生产线购置更多设备；更高的技术难度带来了更高的单价，三者产生乘数效应，未来3-5年，半导体设备未来市场发展的潜力非常广阔。
核心观点：集成电路的物理极限特别大程度上受到科学技术的影响，随着半导体设备、材料、设计、制造等方面的进步，集成电路的理论“极限”一直在被不断突破（20年前认为100nm已经是极限），目前的极紫外光+多重图形工艺已能将制程推进至个位纳米级，且芯片制造仍存在立体化、集成化的空间；另一方面，全球龙头晶圆厂商大举扩产，也说明制程进步的边际效用递减效应还不明显，所以，未来3-5年摩尔定律仍将统治半导体产业，根据台积电和三星电子的公告，预计到2026年，2nm制程能轻松实现量产。为了适配7nm以下更先进制程的需求，先进半导体设备的发展的新趋势将是进一步精细化、复杂化，甚至不惜牺牲一定的生产效率。
光刻机是半导体制作的完整过程中最重要的设备之一，用于对涂抹了光刻胶的晶圆进行曝光工艺，其基础原理是通过紫外光源照射掩模版，将掩模版上的图形缩小十倍刻印在覆盖晶圆的光刻胶之上，完成图形从掩模版转移至芯片。
光刻机的制造技术难点在于，应用于纳米级制程时，光学系统将很复杂，涉及精密光学、精密轨迹运动控制、高精度环境控制等多项先进的技术，即使价格高昂产能依旧不足，最先进的EUV光刻设备甚至呈现供不应求。
光刻机用到大量精密零件，其中最主要的装置为光学系统，其中光源、物镜是最关键的零部件，分别掌握着光源波长和数值孔径，是影响芯片制程线距的关键。光源的创新和投影系统的改进是光刻机性能增加的关键，为实现在晶圆上进行光刻，需要光源一定要具有足够短的波长和足够强的能量（二者在物理上具有正相关性，因此光源改进的理论空间是巨大的）。每一次光源改进都大幅度的提高了芯片的制程节点，从而带来整个半导体及相关产业的新一轮爆发。从ArF紫外光进步至EUV紫外光，光源波长缩短(从193nm至13.5nm)，即使EUV光刻机因技术困难而产能受限，但随技术成熟，EUV光刻机势必为先进制程的关键设备。
光刻机技术路线的进步主要源于光源技术的突破，目前主流的技术路线有ArF和EUV。
随着芯片线程的不断缩小，对于光刻的精细度要求慢慢的升高，尤其是光源的波长应该尽可能小。在EUV极紫外光以前，2000年开发完成的ArF紫外光取得了前所未有的成功，将光源波长缩小到了193nm，以此来实现了芯片制程由三位数向两位数的突破。
但是，193nm成为了新的技术瓶颈，继续向下缩短光源波长非常难，难以再通过降低曝光波长提高分辨率。因此，ASML联手台积电在2007年开发出沉浸式光刻技术，由于透镜的折射率在水中的差异比空气中小，通过将透镜和晶圆浸入水中，紫外光经由透镜与水之间反射截面较小，数值孔径可从传统光刻的0.3提升为沉浸式式光刻的1.35，使得芯片制程从65nm得以向下微缩至40nm。ASML也借此第一次与尼康等厂商拉开了差距。
尽管有了沉浸式技术和多重图形工艺的加持，目前主流的14nm制程都可以用ArF技术生产，但是光源波长的限制始终让其无法进一步突破。为实现底层突破，1997年开始，ASML就加入美国EUV LLC，集结全球多家巨头和美国三大国家实验室的顶级研究资源全力突破，为现今的EUV光刻技术奠定基础。
EUV紫外光刻机的技术原理是将高功率的二氧化碳激光以每秒5万次打在直径为30微米的锡液滴上，通过高功率激光蒸发锡滴，使电子脱落激发电浆产生极紫外光。极紫外光设备造价昂贵在于其技术难度非常高。
EUV光刻突破性的将光源波长缩小至13.5nm，使得14nm以下制程的大量生产成为可能，台积电2019年已经成功基于EUV极紫外光量产7nm+芯片，全球主要芯片制造商也陆续进入14nm以下先进制程。
光源的突破使得EUV极紫外光刻机能做到许多之前没办法做到事，相较于上一代ArF沉浸式紫外光源在图形分辨率、制造时间、芯片设计的空间和芯片布局面积等皆具有优势：
• EUV技术导入芯片图形保线% ：根据三星数据，采用EUV技术的光刻图形，保真度显著优于ArF的多重曝光工艺，其差距达到70%。在版图设计方面，EUV可以简化布线，甚至降低设计复杂性，EUV技术与ArF的多重图形技术相比，面积可缩小达50%。。
• EUV技术大幅精简光刻次数且成像效果更好：EUV可以刻出更细微的图形，减少多重图形工艺步骤数，使芯片微缩制造更简单、成像效果更佳。
• EUV技术节省制造时间：单次EUV曝光可以取代3次或更多的光学曝光，每个掩膜层制造能节约大约1.5天时间
EUV更是极大改进了现有的多重图形工艺。在多重图案工艺下，随着二重图形/四重图形/八重图形的循环增加，制程复杂度呈现几何级别上升，成本也随之水涨船高。因此，多重图形工艺执行的越多，良率的问题倍数和困难度将指数增加。一方面，采用EUV光刻机刻出更细的图形，取代过多的多重图形工艺，能够大大减少50%以上的工艺步骤数量和复杂度，这会极大提升产品良率。在实际制造流程中，EUV+SADP（双重图形工艺）可以取代 ArF沉浸式光刻+SAQP（四重图形工艺），使得工艺数量减少一半以上。另一方面，EUV降低了芯片制作的完整过程中成本最高的光刻次数，大大降低多重图形工艺导致成本倍增的情况，实践中能够更好的降低50%以上的生产成本。
2020年EUV极紫外光刻机安装量将持续迅速增加，新一代High NA EUV光刻机可望于2025年量产赶上3nm/2nm技术节点，随技术进步效能提升70%。目前受限于技术难度，EUV的产量仍然不高，在全世界内都是供不应求的状态，但是考虑到其不可替代性和高额的利润，能预见的是，随着相关制造技术逐步成熟，产量会逐步上升。毫无疑问，EUV光刻就是光刻机未来3-5年的主力发展方向。
刻蚀设备是半导体制造中仅次于光刻机的重要设备，基本功能是在晶圆上雕刻出光刻机画好的图形，大致上可以分为干法刻蚀和湿法刻蚀。干法刻蚀是应用等离子技术的刻蚀方法，通过反应腔生成电浆与硅片发生物理或化学反应（或两种反应结合），从而去掉暴露的表面材料。湿法刻蚀则是以液体化学试剂以化学方式（如酸、碱和溶剂等）去除硅片表面的材料。
等离子体刻蚀技术（干法刻蚀）图形保真度好、分辨率比较高，且可用于湿法刻蚀很难刻蚀的薄膜如氮化硅等材料，虽然设备复杂昂贵，但可以刻蚀出“纳米”级别的孔槽。而湿法刻蚀的化学反应虽然选择比高（正确的去除要刻蚀的材料而不影响其他材料），反应速度快（刻蚀效率高），但没方向性，难以控制物质和器件的反应面积，因此刻蚀图形保真度低、清除性差，大多只使用在刻蚀尺寸较大（3微米以上）的图形上。在集成电路越发精细化的大趋势下，干法刻蚀是毫无疑问的主流技术，市场占比达到95%以上。
先进制程集成电路对于刻蚀工艺步骤的需求大增：一方面，线程缩短，要求厂商采用多重图形工艺，而且由于成本问题，往往倾向于采用SAMP间距分割技术这样的，通过一次高等级光刻，结合多次刻蚀和CVD沉积的工艺，尤其在大范围的应用的四重图形工艺中，光刻/刻蚀/CVD的工艺数量比例大致为1:4:2，因此刻蚀的工艺数量大幅度的增加。另一方面，先进制程芯片基本都是多层结构，且各层之间连接极为复杂，进一步增加工艺步骤，如果要建立60层复杂结构，就需要至少1000加工步骤。
如此惊人的工艺步骤数，使得产品良率变得极为敏感，单个步骤合格率即使达99%，1000个步骤后合格率近于零，只有1000个步骤合格率均达到99.99%，才能实现总体合格率90%以上，制造出合格良率的芯片。这就对刻蚀设备的精密度提出了前所未有的要求。
为了进一步缩小制程，厂商研发出多重图形工艺，这是在既定光源波长基础上，继续向下微缩芯片制程的关键。多重图形工艺可分两种：以多次光刻为主的间距分离技术（LELE）和以多次刻蚀加上薄膜沉积工艺为主的间距分割技术（SAMP），由于前者需经过多次重复曝光，对于对准精度要求苛刻，导致成本比较高；相较之下，SAMP技术只需一次高等级光刻工艺，剩余芯片微缩主要是通过刻蚀和沉积工艺完成，从二重图形（SADP）跨越至四重图形（SAQP）在成本上也不会增加太多，因此已成为先进制程芯片制造的关键工艺。
在先进制程要求越发精细化的趋势下，等离子体刻蚀遇到困难：通过高温度高压力轰击进行刻蚀，虽然快速高效，但是容易损坏芯片结构，且在反复刻蚀循环后，一个电晶体闸极结构可微缩至10nm，制程中只允许在1nm范围变化，等离子体刻蚀在深宽比/选择比/均匀性上出现难关。
于是，新一代原子层刻蚀（ALE）技术被开发了出来，ALE具备超高选择比和均匀性，可以更精准控制刻蚀区域。目前的ALE技术将刻蚀工艺分为：1. 改变表面性质（将氯气分子吸附材料表明产生氯化层）；2. 去除已变化的表面物质（引入氩离子去除表面的氯化层）两个步骤，此刻蚀技术具备自限制性，表面饱和及反应停止。因此，刻蚀工艺的控制性高、均匀度好且为各项同性。ALE能做到有选择地去除原子尺度上的目标材料，而不会损坏结构的别的部分，可以蚀刻出具有或5个原子宽度间隙的沟槽（0.1nm）。
原子层刻蚀目前可应用在电晶体SAC结构、EUV光刻、GAAFet工艺，随着芯片更精细和出现三维结构（FinFet等），ALE的应用需求正日渐增长。（1）电晶体SAC工艺应用：SAC工艺在晶体管栅极上方添加保护性介电层，防止触点对栅极短路。ALE可用于精准塑造出接触孔轮廓，而不损伤间隔层；（2）EUV光刻工艺应用：导入EUV光刻后EUV掩模版会引起线边源粗糙，目前可用ALE的高均匀度将边源粗糙变平滑。（3）GAAFet工艺应用：需要制作系硅锗和硅交替层组成的超晶格机构。在工艺过程中，硅锗层必须被去除而不接触硅层。此工艺目前只可以通过ALE完成。根据晨星公司数据，至2020年，包括ALE在内的选择性刻蚀市场达4.5亿美元。
原子层刻蚀作为新一代刻蚀技术，善于刻蚀精细图形结构，对于半导体刻蚀设备精细化至关重要，但有鉴于其刻蚀速率慢、成本比较高，并不会取代传统等离子体刻蚀，而是作为技术互补。目前，主要使用在于传统刻蚀无法处理的细微的孔洞和结构，随着结构精细化，未来应用场景可望增加。
沉积工艺可以视作刻蚀工艺的逆过程，即通过种种方式在晶圆表面沉积出金属层，从而完成图形刻画。金属层的介电质材料和导线需通过逐层沉积，增加金属层数，使得芯片单位面积内的连线密度增加，由此减少芯片的总体面积；有利于设计出充裕供电的电源网络；解决布线拥塞的问题。在实践中，光刻、刻蚀和沉积工艺往往要循环往复，反复加工，才能制造出符合标准要求的精密集成电路。
目前主流薄膜沉积技术主要有化学气相沉积（CVD）和物理气相沉积（PVD），此外还会少量使用电镀、蒸发等其他工艺。现今很多金属沉积，尤其是介电质材料，也采用金属CVD工艺。目前，PVD电镀沉积主要应用场景为导线制备。
沉积工艺和刻蚀工艺可视为逆过程，并且都会使用等离子体技术，因此沉积和刻蚀技术具备一些技术交集，沉积和刻蚀设备多出自同一批厂商。
薄膜沉积是先进制程芯片关键工艺。随着前端制程多重图形工艺复杂化，芯片中的金属层持续不断的增加（介电质材料、金属导线），结果是工艺量大幅度的增加。例如0.18微米的芯片工艺金属层数为4至8层，65nm工艺为11层，先进制程20nm以下的芯片金属层数可达20层以上。因此，同样具有良率难题，一定要通过精准化工艺进行改良。
当代集成电路全部都是多层金属结构，不同层之间需要金属导线进行互连。随着先进制程的精细度慢慢的升高，层数慢慢的变多，金属导线的制备变得越发困难。
在现有材料中，铜凭借其较低的电阻、更快的传输速度、较高的可靠性和性价比，且在先进制程微缩中铜导线可以随着晶体管尺寸进行缩放，取代原先的铝，成为了互连层之间的主流金属导线材料（主要以PVD制备），但铜互连的技术难度也随金属层数增加而提升：随金属层数增加，技术制备随着制程微缩而变难，在铜导线的制备过程中还需沉积钽(Ta/TaM)薄膜作为阻挡层，用来防止铜污染介电质层，阻挡层的薄膜越来越小、越来越窄，因此技术难度越发提高。
部分以CVD制备的局部互连层和接触孔以钨为主流材料，但是同样随制程推进，接触孔越来越小且窄，而钨则在12nm制程遇到物理极限，钨无法再进一步缩小。
ALD原子层沉积是下一代的化学薄膜沉积技术，具备表面自限制、自饱和吸附的特点，制备出来的薄膜具备优秀能力的精细度，在先进制程中被广泛应用。
具体沉积工艺流程为：（1）首先将第一种前驱体注入反应腔中，使得基材（一般是晶圆）表面皆吸附上前驱体，此反应具有自限制性的特性，一旦晶圆全区域被覆盖，吸附会随即停止，过剩的前驱体不会再进行反应；（2）清除多余未反应的前驱体及副产物；（3）将第二种前驱体注入并吸附基材表面，和第一层的表面附着物发生化学反应，进而生成所需的薄膜材料，此反应也是自限制的，一但前驱体耗尽，反应将立马停止，因此控制性较高；（4）清除多余未反应的前驱体和副产物。通过反复进行以上工艺，将可以生成出制程所需的薄膜厚度。
目前，ALD原子层大致上可以分为两种：传统加热ALD、等离子体ALD。传统ALD技术由热能驱动前驱体完成反应。等离子体辅助式ALD技术则是目前新兴技术，可以在更低温的环境下，制作过去没办法实现的特殊薄膜材料。
目前主流观点认为，钴金属材料不仅导电性优于铜和钨，更可以突破现有金属材料的物理限制，释放10nm以下先进制程芯片的性能，是先进制程的关键材料。一方面，当制程微缩至10nm技术节点，原本用作局部互连的铜金属导线和接触孔的钨金属，在间隙填充、电阻、可靠性等各方面的性能将逐渐受限，因此7nm以上制程采用钴可以突破制程限制和过多使用铜和钨导致的成本上升。另一方面，钴在互连工艺中具备更薄的阻挡层：能够完全满足芯片的小尺寸要求，具备更好的导电效率和稳定能力，提升芯片运行速度。
但是，钴目前只会取代部分的钨和铜，不会完全取代：根据TEM数据，7nm制程芯片中的接触孔，钴只有取代一半（下层）的接触孔，另外一半（上层）依然采用钨，由于在实际应用上制程尚未成熟，钴在接触孔还无法完全取代钨，但是应用量可望持续增长。
在半导体制作的光刻-刻蚀-薄膜沉积等过程会经过多种化学反应，经常会在晶圆表面留下各种污染，被污染的晶圆除了生产的芯片品质较差，还可能会引起其他价格高昂的前道设备受损。为了有效去除制程中的微尘颗粒和各种工艺中化学反应造成的金属污染等，必须在制程中反复一次又一次的进行清洗工艺，以维持晶圆表面的清洁。因此，清洗工艺需穿插在半导体各项前道制程中，循环多次。
目前清洗工艺最重要的包含湿法清洗和干法清洗。RCA湿法化学洗涤技术是目前主流清洗方案，湿法清洗在清洗制造占比90%以上，湿法清洗主要通过水和化学剂品去除晶圆商的微粒、金属杂质、及有机污染物。干法清洗技术是以物理原理清洗晶圆，大多数都用在去除微粒污染，通过高压及高压气体喷射去除晶圆表面的微粒污染，虽然其对环境友好且化学用量少，但清洗控制要求和成本比较高，难以大量应用于半导体生产。
根据ACRM数据，20nm芯片的清洗工艺达到200道以上，在制程中占比超过33%，随着制程微缩还将继续上升。一方面，先进制程对于污染更加敏感，洁净度规定要求更高，需要更精密细致的清洗；另一方面，清洗步骤的快速增加使得其成为决定产品良率的最关键工艺，哪怕只有一点偏差，都会造成最终良率的大幅下滑。
现有湿法清洗存在两种路线：单晶圆清洗和批量式清洗。前者设备尺寸小且占地小、拥有极高的制程环境控制能力和精密的污染物去除力、不同清洗制程不污染或不影响制程，可在同一腔室内完成、符合先进制程的工艺精密度和调用弹性。但产能较低、设备的设计复杂度较高，若控制度出现一些明显的异常问题存在对晶圆产生损伤的可能。后者节省化学品用量，由于批量清洗，单片晶圆的清洗成本较低、连续清洗速度快，批量清洗使得晶圆清洗速度快。但节省化学品用量，由于批量清洗，单片晶圆的清洗成本较低、连续清洗速度快，批量清洗使得晶圆清洗速度快。能够准确的看出，单晶圆清理洗涤设施更适用于28nm以下的先进制程，市场占比达80%，随着晶圆厂往先进制程推进，单晶圆清理洗涤设施的市场占有率将持续上升。
单晶源清理洗涤设施还能够区分出两个主流技术线）兆声波清洗法。根据半导体行业数据，兆声波法对于三维结构的芯片清理洗涤效果优于喷雾法，但是在30nm以下制程易引起晶圆损坏，导致大厂转为喷雾法为主。ACMR目前开发出SAPS技术，并基于此生产了用于三维结构芯片的兆声波清理洗涤设施TEBO，不会造成气泡破裂导致晶圆损坏，尤其在1xnm和1-60层结构下效果好于喷雾法和传统超声波法，随技术进步，有望在14nm以下制程重新掌握技术主导权。
在半导体制作的完整过程中，需要向硅晶圆掺杂杂质元素，进而改变晶圆衬底材料的电学性质，是半导体制程中关键的工艺技术。根据掺杂的技术原理，掺杂可分为热扩散和离子注入两种，由于在现代先进集成电路生产环节中，需要更精密的掺杂物浓度、掺杂能量、扩散情况等参数控制，而离子注入技术具备低温和精密度高的优势，可以在芯片制成尺寸更小、空间结构更复杂的情况下实现元素掺杂，所以现在慢慢的变成了掺杂工艺的绝对主流。
离子注入设备是前道设备中最精密的之一，主要由离子源、离子质量分析器、离子加速器、扫描系统四个零部件组成，其最关键的地方在于等离子体注入的精密控制管理系统。离子注入工艺中必须同时控制好三大参数:（1）掺杂物类型；（2）接触面深度；（3）掺杂物浓度。在先进制程芯片，尤其是多金属层芯片的制造中，必须清楚知道每一区的掺杂浓度与接触面深度，因此，必须精准控制离子注入的能量和离子束的电流。所以为了应对不同的制程工艺与半导体材料，需要采用不一样类型的离子注入设备达到制作的需求。
离子注入设备按照离子束的浓度可分为高能量、高电流、中/低电流离子束三种设备，其中，高能量离子束大多数都用在超高能量的深度掺杂；高电流离子束用于高能量的源极和漏极掺杂；而中/低电流离子束则更适合低能量的精细工艺结构。随着芯片结构越发精细化、三维化、复杂化，加上半导体新材料的引入，以及CIS芯片对于离子注入深度的更加高的要求，离子注入技术需要继续不断革新，中/低电流离子束技术将得到更多应用。
CMP化学机械抛光研磨工艺是使芯片中的金属导线平坦化的关键，是使得芯片能轻松实现更密集的电路，提高芯片效能、减小芯片尺寸的关键步骤。CMP一般以非物理性腐蚀和机械力对工艺流程中的硅晶圆或其他衬底材料来平滑处理，具体过程是通过将硅片固定在抛光头的最下面，将抛光垫放置在研磨盘上，由抛光头以一定的压力压在旋转的抛光垫上进行抛光。在抛光过程中，亚微米和纳米磨粒和化学溶液组成的抛光液会在硅片和抛光垫之间流动，在离心力的作用下，通过抛光液研磨和机械设备的摩擦作用，将化学反应物从硅片表面去除并溶解带走，实现硅片的高精度平坦化。
CMP设备为维持研磨过程中整片芯片与研磨垫之间均匀接触，需要实时针对研磨头与研磨平台做方向调整和向下施压的校准，过程中参数复杂且精密。其中，主要的零部件包括（1）研磨头；（2）研磨垫整理器；（3）检测系统；（4）清洗系统。CMP研磨工艺是在设备高速运转下实现纳米级的细微研磨，需要化学材料和机械设备之间的精密合作，才能实现完美的研磨效果。
热处理设备有时又称为炉管设备，用于前道制程中的热处理工艺。芯片制程中需反复进行各种热处理，才可以做到热扩散、再结晶、转移物质相、去除变形等目的。一般都是在500℃至1000℃高温环境中对晶圆来加工操作，最重要的包含氧化/扩散/退火三项工艺。
现代热处理设备主要可大致分为立式炉/卧式炉/RTP设备三种：（1）立式炉和卧式炉是传统的炉管式热处理设备：分别以水平和垂直的方式将晶圆送至管状反应腔中进行高温处理，其中，立式炉逐渐取代占地面积太大的卧式炉。（2）RTP快速热处理设备：是通过辐射热源照射单片晶圆进行高温反应，由于一次专注于加热一片晶圆，热处理的控制精度大幅度的提高，因此，在先进制程工艺中RTP设备的应用正逐渐增加。
立式炉仍然是目前使用最广泛的炉式设备，具备批量化加热处理、低成本的优点，但是在加热和退火的速度和控制精密度不如RTP设备，大范围的应用于8寸和12寸的集成电路制造。
但是，随着先进制程的不断推进，热处理精密度的要求也会上升，未来RTP设备的应用前景将会更广泛。RTP快速热处理设备的加热和退火速度远高于炉管设备，从常温20℃加热至数百℃只需要一秒左右，且受热均匀。RTP主要是采用灯光辐射性热源，一次加热处理一片晶圆，虽然效率低，但是受热均匀性好且可以精密控制加热程度，RTP可大致分为RTO和RTA两种，分别应用于快速热氧化和快速热退火制程，两者设备主要差别在于反应腔通入的气体不同，RTO通入氧气进行氧化反应，RTA通入氩气或氮气等惰性气体避免氧化反应。
过程量测是指在前道生产的全部过程中，对晶圆的各项参数做测量，并检测是不是真的存在各种缺陷，贯穿于整个半导体生产的全部过程之中，对完成制造至关重要，需要与制造完成后的封装测试区分开。
过程量测设备又可以细分为参数量测类设备和缺陷检验测试类设备。量测类设备大多数都用在在半导体生产的全部过程中，对经过每一道工艺的晶圆进行定量测量，以保证工艺的关键物理参数满足工艺指标，如膜厚、关键尺寸（CD）、膜应力、折射率、参杂浓度、套准精度等。而缺陷检验测试类设备则分为光学和电子束技术。前者包括明/暗场图形缺陷检验测试、无图形表面检测系统、宏观缺陷检验测试设备等，后者利用扫描电子显微镜在前道工序中对半导体圆片上的刻蚀图形直接进行缺陷检验测试的工艺检测设备。其原理为通过聚焦电子束对圆片表明上进行扫描，接受反射回来的二次电子和背散射电子，进而将其转换成对应的圆片表面形貌的灰度图像。通过比对圆片上不同芯片（Die）同一位置的图像，或者通过图像和芯片设计图形的直接比对，可以找出刻蚀或设计上的缺陷
过程量测设备会随着整体工艺步骤的增加而快速增加，从90nm到20nm制程，相关设备需求量增长2-3倍，尤其是光刻、刻蚀、薄膜沉积、CMP这四个工艺决定了芯片中电晶体的图形和微观结构，是量测设备主要应用领域。量测设备有别于前道制造设备，其功能为降低损失风险并提升芯片生产效益，虽然量测设备的技术相较于前道制造设备较低，但是每一个制程的检测工艺都皆不能有差错，否则会显著影响芯片的成败。因此，检测技术的稳定性往往是过程量测设备最重要的竞争力。量测设备常常要客户长期验证，凭借设备稳定的表现和精度的测试能力获得客户认可。
量测设备目前仍然以光学检测技术为核心，但随着制程进步，电子束技术也将加大应用。
量测工艺有一个特点，就是必须针对具体工艺细节量身定制。由于各家晶圆厂所用的工艺不同，前道检测设备一半需要针对制程工艺进行客制化，使得量测设备种类较为繁杂，要想长盛不衰，要一直进行产品调整和改进，并与客户做好长期沟通合作。
封装测试属于半导体后道工序，是将晶圆厂制造好的半导体进行封装和测试。封装技术路线紧跟半导体市场风向，目前主流发展的新趋势是配合系统化集成芯片SoC改进工艺，并采用SiP系统级封装，进一步缩小芯片大小。封装设备最重要的包含减薄机、划片机、装片机、引线键合机等，但是封装设备和半导体本身没有过大关系，并非面向半导体特性单独设计的，其供应商其实属于机械设备厂商，没有特别研究的必要。
测试设备不同于过程量测，是在芯片制造完成或者干脆封装完成之后，对其进行性能检验测试。按照测试对象的不同，测试机可大致分为数字测试机、模拟测试机、数模混合测试机、存储器测试机等等。测试机还要配合连接的设备使用，在晶圆测试部分使用的是探针台，在终端测试使用的是分选机。
第一，客户黏性强、不易替代。半导体测试机需配套芯片的测试需求，有 IC 设计厂商进行联合开发，因此具有较强的定制化属性。基于长期的开发合作，测试机厂商积累大量专利与研发经验，与合作的设计企业形成默契合作并逐步建立生态。因此，往往早期绑定 IC 设计厂商进行联合开发的测试机厂商，获取订单的概率更大，一旦进入设计企业合作体系，将拥有显著的客户资源壁垒与产业协同壁垒。
第二，软件算法复用性强，规模化减少相关成本。测试产品能拆解为软件算法、硬件设计、原材料、制造及人力成本，而测试厂商为客户提供的核心是软件算法，软件算法有很强的复用属性，随着产品收入规模的提升，使得测试机厂商具有远高于其他半导体设备公司的毛利率。
核心观点：市场规模=订单数量*产品价格=（（替代老旧设备需求量+新增成熟制程半导体制造投资需求量+新增先进制程半导体制造投资需求量）*每单位制造所需设备数量）*（产品技术价值+其他价值）。
半导体制造80%的产品仍然是集成电路，随着下业蒸蒸日上，芯片需求一直增长，尤其是所需工艺复杂繁多的先进制程芯片，同样的产量，需要更加多道工艺，也就需要更多的设备；同时，工艺程序数量增多导致良率更重要，设备性能和精密度要求更高，单价也更高。以上三种因素形成乘数效应，预计半导体设备将在未来3-5年高速增长。
上游设备的规模取决于中游制造的投资，中游制造则取决于下游应用。半导体设备供应商，如应用化学、ASML等，属于行业上游，其客户为中游的晶圆制造商，如台积电、三星电子等，半导体制造商的订单直接决定了半导体设备的市场规模。而制造商的订单量源自于其产品在下游的需求量。
半导体制造产品80%仍然是集成电路，可以说，集成电路的销量直接决定了半导体产业的景气度。几年来，随着下游产业技术的不断突破，尤其是5G通讯、人工智能、虚拟现实等领域的技术进步，许多新的需求被创造出来。然而，由于必须在不增加产品体积的前提下强化运算能力，这些技术几乎都依赖于大量的先进线程集成电路应用，相关产业的每一点扩张，都会转换为对半导体生产的新增订单。
未来3-5年，由于过去的主力消费电子市场渐趋成熟，集成电路的主要需求增量将源自数个新兴的蓬勃发展的领域。5G：第五代通讯技术的性能远高于过去，支撑其高性能的基础是先进制程芯片，尤其是14nm以下的先进制程，任何应用5G技术的设备，无论是基站还是终端消费电子，都需要新的高性能芯片，虽然目前一致认为相关产业已经趋于饱和，但是本身市场规模巨大，5G带来的更新换代需求将是巨大的。AI/IoT/云计算等：随着新一代通讯技术的成熟，可以想见，一大批新兴起的产业，如人工智能、物联网、云计算，甚至AR/VR产业，都可能会迎来性能与需求的大爆发，进而极大扩充集成电路需求。智能汽车：随着过去十数年对于智能汽车的投资，目前相关产业已然浮现了一些曙光，虽然无人驾驶汽车仍处于验证阶段，但当代汽车厂商普遍都在紧跟时代潮流，向着智能化方向改进自己的产品，汽车产业未来5年对于芯片的需求将会继续上升，汽车行业缺芯危机仍将持续，晶圆厂产能扩张的脚步不会停止。
2019年，半导体产业陷入阶段性谷底，行业增长乏力，甚至处于负增长，因此资本扩张也处于低谷，各大厂商都不急于增加产能。但从2020年开始，全球半导体需求逐步复苏，尤其在2021年迎来全面增长，但晶圆厂商的供给能力无法赶上市场需求，加上受到疫情冲击，全球集成电路缺口都在扩大，“缺芯”潮席卷多个行业，汽车等需求快速地增长行业尤甚。因此，全球各大半导体制造商都在全力扩产，增加资本支出，尤其是中国大陆与中国台湾的厂商，占到了全球新增投资的一般以上。根据本翼资本统计，2021年全球主要半导体晶圆代工厂资本开支达575亿美元，同比增长42.1%。预计2026年将达到1105亿美元。这些巨额的资本支出有很大一部分将会流向对于半导体设备的采购，带动上游设备厂商的繁荣。
先进的制程需要先进的配套设备，半导体工艺的突破带来新一代设备升级。半导体制造在寡头竞争的市场格局下，要保持生存和发展，就必须不断研发新的技术，争取引领技术潮流，因此，各厂商全力突破先进的技术，掌握先进产能的动机强烈。硅片尺寸在2000年左右进入12英寸后，正在向18英寸发展；2020年国际前沿厂商利用EUV突破5nm技术，其他厂商也在快速跟进。在这样一个技术大换代的时代，即使出现产能过剩的风险，半导体厂商也会受竞争逼迫，在中短期内保持投资力度。
除开企业间的商业竞争，国际政治因素也会影响半导体投资。在中美关系短期平稳、长期对抗的大趋势下，中国大陆为了战略安全，解决卡脖子问题，实现国产替代会在中长期内维持巨额投入，未来3-5年，没看到这一扶持力度有下滑的可能，即使出现产能过剩，仍旧能预期，至少在中国大陆，对先进半导体设备的需求不可能会出现大幅下降。
半导体市场的激烈厮杀，结果就是新一代半导体设备的订单持续不断的增加。2020年全球半导体设备市场为712亿美元,同比增长19.2%；2021年全球半导体设备市场为1026亿美元,同比增长44.1%。SEMI预计2023年半导体设备市场将达到1134亿美元，2019-2023年CAGR达17.4%。
先进制程芯片制造对工艺精度提出了更高的要求，为满足相应需求，往往要采取多重图形工艺，对晶圆进行反复不断地沉积、刻蚀。虽然EUV极紫外光刻可以在7nm制程上极大减少步骤数量，但随着制程要求慢慢的升高，步骤数还会迅速增长。为保障工艺稳定，实现流水线生产，晶圆厂往往会购置许多台设备，全流程中的每一道重要工序都由一一台专门的设备负责。举一个简化的例子，如果在生产的全部过程中需要对晶圆进行4次沉积、刻蚀操作，厂商不会买一台沉积设备、一台刻蚀设备，将晶圆在两个设备之间反复传送，每次输入调用不同的参数和程序，最后完成制造，而是会选择为每条流水线台刻蚀设备，交替放置，分别固定的设置好每台设备的参数和程序，这样就能够保证晶圆加工的高效、稳定。
因此，先进制程下，同样的芯片产量所需求的设备量远大于过去的成熟制程，结果是半导体设备的需求进一步增加，部分重要设备如刻蚀机更是几何级数增长。据中微公司测算，逻辑器件14nm制程所需使用的刻蚀步骤达到65次，较28nm提升62.5%；7nm制程所需刻蚀步骤达140次，较14nm提升115%。
先进制程下，对各种处理工艺的精细度要求都会更高，很多过去能够直接进行批量处理的工艺，如炉式热处理和多晶圆清洗，未来会逐渐无法适应先进制程的要求，厂商将不得不用RTP和单晶圆清洗工艺进行替代。这些设备能在先进制程下拥有更高的良率，但却极大增加了相关工艺所需的时间成本，为了能够更好的保证流水线的顺畅，适应其他工艺的生产速度，厂商会一次性订购更多相关设备，通过并行处理的方式提高效率，而这又会促进增添设备需求。
先进制程的芯片本身线程大幅度缩短，导致制造的工艺不得不全面走向精细化。14nm以下的线程已经过于精细，突破了普通紫外光波长所能适应的极限，光刻设备不得不转向EUV极紫外光技术路线；过于精细的制程导致过去的工艺显得过于粗犷，容易忽略很多必要的细节，刻蚀、沉积设备被迫更多采用CVD/PVD与ALD工艺相结合的方式，进行原子层面的电路刻画；离子注入、过程量测、热处理等设备也不得不更多地改进自己的精密度，满足先进制程的要求。
工艺步骤数量的成倍上涨使得每一道工序的良率都很重要，容不得丝毫马虎。1000道工序下，如果每道工序的良率都有99%，最终良率将会趋近于0；要想达到90%的良率，每道工序良率至少应在99.99%以上。为了更好的提高营运能力、保持自身声誉，厂家必然会对订购的设备提出更高的要求，过去很存在竞争力的设备，现在可能就无法接着使用。由于良率不仅影响企业的利润，还会极大影响企业的声誉和品牌，厂商也愿意为了良率支付更高的溢价。
先进制程芯片的不仅横向集成度大增，纵向集成度也在不断攀升，随着金属层数的增加和先进但复杂的鳍式电晶体FinFet和环绕式电晶体GAAFet的大量应用，芯片从2.5维走向3维已成必然趋势，进一步提升了对半导体设备的技术方面的要求。比如，3D结构的形成要求在氧化硅和氮化硅叠层结构上刻蚀 40:1 到 60:1的极深孔或沟槽。这大幅度提升了刻蚀和清洗工艺步骤，带动相关设备增量需求。
由于以上三方面的共同作用，新一代半导体设备的技术上的含金量前所未有的提高，技术价值高昂，同时，极高的技术壁垒又逐步加强了产品垄断，最后导致新一代半导体设备的单价远高于过去。比如12寸0.13微米制程的光刻机价格约为1亿元，而12寸45纳米沉浸式光刻机约为4亿元，12寸5纳米极紫外光(EUV)的光刻机更高达8亿元，超过一台F22战斗机的价格。
以上三大驱动力显然会对整个半导体设备市场带来大幅度增长，但是这种增长并非完全均衡的，部分设备将会迎来更大幅的增长。从细分赛道看，光刻机、刻蚀机、薄膜沉积设备和清理洗涤设施是最有增长潜力的细分设备行业。第一，由下游需求扩张带来的全行业性增长理论上会均匀地提升每种设备的市场规模，但不会改变设备所占市场比例，因此，总量上增长最多的应是原先就顶级规模的光刻机、刻蚀机和薄膜沉积设备（2020年全球半导体前道薄膜沉积、刻蚀和光刻设备市场规模分别为139.2亿美元、136.9亿美元和135.4亿美元，分别以21.5%、21.1%和21.9%市占率位居前三）。第二，工艺步骤的增加会使得需要多次重复的工艺获益更多，尤其是刻蚀设备、薄膜沉积设备和清理洗涤设施，现代半导体工艺中，为了达到更先进的制程，同时某些特定的程度上减少相关成本，往往会采用一次高精度光刻+多次反复沉积、刻蚀的多重图形工艺，光刻、刻蚀、CVD沉积的工艺步骤基本为1:4:2；而清理洗涤设施则是几乎贯穿前道制作的完整过程，大部分工艺结束之后，都有必要进行晶圆清洗，才能进入下一步骤，因此清洗工艺数量直接占到了总工艺数的三分之一左右，且随着先进制程中，单晶圆清洗将逐步取代多晶圆批量清洗，更进一步极大扩张了清理洗涤设施的需求。第三，虽然每一种半导体设备都必须为了适应先进制程而精细化、复杂化，但是不同设备的技术方面的要求不同、突破的难度也不同，其中尤以光刻机为最，EUV光刻作为半导体产业突破至7nm以下制程的核心关键，技术难度极高，ASML占据完全垄断，价格极高，未来3-5年其单价还将进一步与其他半导体设备拉开差距。
本文采取自下而上的方法，由底层需求倒推出上游半导体设备的市场规模。半导体设备的主要客户是中游的晶圆代工厂和其他半导体加工厂，因此，估计其需求的最好方式是根据加工厂的扩产计划测算其资本支出和设备采购量。但是，有关信息往往不足，比如新建工厂的预计产能与投资金额的比例波动极大，很难准确测算其中有多少用于购置半导体设备，因此，不得不再进一步，通过估算半导体终端需求来估计加工厂的产能需求。终端半导体应用繁杂多样，测度困难，但是，在供需平衡的长期假设下，全球晶圆出货量应当近似等于终端市场需求量，因此，本文使用假设估算未来五年的晶圆出货量来近似表示终端需求。
晶圆出货量数据来自权威半导体材料设备机构SEMI，以12英寸晶圆及其等价物为模板计量（8英寸、6英寸均按面积转换），2021年全球晶圆出货1.25亿片，同比增长14.17%。本文运用台积电公布的公司产能数据，结合其市场占有率，对部分数据可得的年份进行了检验，认为SEMI的出货量数据是基本符合事实的，能够适用于预测。
理想状态下，用晶圆出货量估计需求后，应当按照产能估算设备需求量，再乘以设备平均单价。但是，一方面，单位产能要多少设备没有权威信息，而且各工厂工艺不同、客户真正的需求不同，设备需求情况也不一样；另一方面，半导体生产需要的设备太多太杂，且很多设备都是定制化，很难计算出平均价格，单个设备的价格信息则对估算行业整体收入毫无意义。因此，本文跳过繁琐的量价分析，直接取每年半导体设备销售额与当年晶圆出货量之比作为估算参数。
从逻辑上讲，当年出货量反映了当年需求，加工厂接收到这一市场信息后，则会据此安排接下来的产能扩张计划。如果当年出货量大增，甚至会出现供不应求，加工厂就会预期市场需求增加，扩充产能，加大设备采购额；反过来，如果当年出货量增速下滑，甚至减少，市场预期就会转弱，进而削减设备采购。因此，二者的变动应当是同方向的。另外，二者的比值还会受到其他一些因素的影响：第一，供求周期会导致这一比例周期性波动，如果当年供不应求严重，厂商采购量将超常地高；反之，出现过剩时这一比例将下降。第二，随着制程越来越先进，单位产能所需设备量和部分高精尖设备单价都会增加，使得这一比值在波动中稳步上升。实际数据符合以上逻辑论断，可以认为，半导体设备销售额/晶圆出货量是一个稳定可用的模型因子。
最终的预测模型包括两个给定因子：期间晶圆出货量的上涨的速度与半导体设备销售额/晶圆出货量的终值。2022、2023两年的因子参考了SEMI的报告预测，其具体预测方法并未公布，但其预测结果——2022年出货量将继续大幅度上升，但2023年增长放缓，半导体设备销售额/晶圆出货量的比值则与维持与2021年相近——符合我们的直观预测和历史经验，因此参考价值颇高。2023-2026之间的晶圆出货量的上涨的速度和2026年的半导体设备销售额/晶圆出货量使用给定数据，能够直接进行调节；2023-2026之间的半导体设备销售额/晶圆出货量数据使用插值法确定。
其中，晶圆出货量的上涨的速度包含了上文所说半导体产业整体增长的因素：未来2023年之前，预期市场缺芯问题不会快速解决，晶圆加工还需进一步加速扩产，之后，在满足了大部分需求后，增速将回落，但由于商业技术和国际政治双重竞争的压力，过剩风险将被部分忽略，预计未来五年的增速不会快速下滑，而是保持过去十年来的平均速度增长，因此，本文将这一因子选定为5%。半导体设备销售额/晶圆出货量则包含了上文所说的单位产能设备使用量和设备单价增加的因素：根据历史数据推测，在2023年之前市场处于供不应求状态，这一比例会维持在8.5左右的高位，随市场重归平衡，比值将会下降，但EUV技术不断成熟带来了产业技术大突破，未来3-5年预计1nm以上技术将陆续成熟，在先进制程的带来的设备高用量和高单价的推动下，这一比例不会回落太多，根据历史数据，这一回落会保持在1-1.5以内，本文提供两种不同估计：乐观估计认为各厂商先进工艺研发顺利，先进制程不断上马，且高技术加持下行业垄断格局不变，带来设备单价维持大幅度增长，因子选定为9；悲观估计认为下一代研发技术可能不顺利，随着设备技术不断成熟、行业竞争加剧，单价没有明显增长，此时因子选定为7.6。综上，确定好这两个因子就可以近似的考虑进本文所提出的未来五年半导体设备增长的三大驱动力。
以下为悲观估计，增速给定为5%，比例终值给定为7.6：到2026年，半导体设备市场规模将达到1228亿美元，五年CAGR达3.67%。
以下为乐观估计，增速给定为5%，比例终值给定为9：到2026年，半导体设备市场规模将达到1455亿美元，五年CAGR达7.23%。
最后，作为验证和参考，本文在拟合过去十年中游晶圆厂商的资本开支与半导体设备销售额的基础上发现，前一年晶圆厂商资本开支与第二年全球半导体设备销售额存在极强的正相关关系，这当然是符合逻辑的，因为加工厂的资本开支很大一部分就是购买半导体设备，经过一年的时间完成送货调试安装等等之后，才能确认收入。本文考虑到未来五年可能是智能汽车迎来大爆发的前夜，于是借鉴之前消费电子大爆发时的资本开支走势进行估算（2013-2017），但是由于汽车电子与消费电子的市场特征并不完全一致，因此这样估算出来的未来五年加工厂资本开支增速未必准确。最终结果为到2026年，市场规模会达到1853亿美元，好于上一个模型的乐观结果，但考虑到仍处于同一数量级，说明结果准确性有一定的保障，值得投资者参考。
